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量子电路编译最新进展:探索软硬件联合编译方式对抗量子计算机过程中的串扰噪声

2022-03-09 17:20 发表自 腾讯量子实验室
本文介绍腾讯量子实验室近期关于抗噪声量子电路编译优化工作的进展,相关文章已经被计算机体系结构、编程语言与操作系统顶会ASPLOS2022接收。

相关论文: Suppressing ZZ Crosstalk of Quantum Computers through Pulse and Scheduling Co-Optimization, L.Xie, J.Zhai, Z.Zhang, J.Allcock, S.Zhang, Y.-C.Zheng, the 27th ACM International Conference on Architectural Support for Programming Languages and Operating Systems (ASPLOS), 2022
论文预印本地址:http://arxiv.org/abs/2202.07628


超导量子比特是目前比较成熟的量子计算实现方案【1,2】。目前,实验中已经实现了上百个超导量子比特的集成,并且比特相干时间可以长达几百微秒【3】。然而,实验中仍存在很多问题亟待解决,其中ZZ串扰是限制量子门/电路保真度的最大因素之一【4,5】。ZZ串扰是由超导量子比特之间的耦合带来的一类额外的相互作用(如图1所示)。目前实验中主流的抑制这类串扰的方案,是在比特之间集成硬件耦合器(coupler)【6】,以实现比特之间耦合的可控开关。但这会使量子芯片的设计和制造复杂化,增加加工难度,并有加剧退相干的可能。

图1 . 超导量子比特(Qubit)之间的ZZ串扰(crosstalk)示意图

幸运的是,ZZ串扰强度是固定的,原则上可以通过优化控制波形(以下简称为波形)来消除。然而直接简单地对大规模的量子电路进行波形优化是不可扩展的——优化算法所需要的时间和内存随着电路中量子比特数量呈现指数上升【7】。
针对这一问题,我们提出一种可扩展的抗噪声软硬件联合编译优化框架。该框架以优化每个量子门波形的方式抑制量子门周围的ZZ串扰(硬件层面),并通过对电路中量子门的调度(软件层面优化)充分利用这种能力,实现整个电路层面的串扰抑制。这个方案的优点是:1.不会增加量子芯片设计和加工的复杂度;2.硬件和软件层优化算法都是有效和可扩展的,适用于大规模量子计算。仿真结果显示,对4-12个量子比特电路的计算保真度可以提升最多81倍(平均11倍)。 我们通过一组Ramsey实验验证了波形优化可以很大程度上消除量子门周边所有ZZ串扰的影响。这种软硬件联合编译的思想也为大规模量子计算中更为一般的噪声控制提供了启发思路。


01 软硬件联合编译框架概览


超导量子计算通过运行在超导量子芯片上的量子电路来实现。通常电路包含许多单量子比特门和双量子比特门。仅针对单、双量子比特门,我们可以快速找到波形优化的方式消除ZZ串扰的影响。描述实现  

 的形式,如图2所示;其中 

 施加在对应比特上的波形所决定, 

 代表归一化的ZZ串扰项,  刻画ZZ串扰的强度。在周围的量子比特都处于闲置状态时(图. 2中的白色圆圈),我们可以通过优化 

 的方法来消除指定区域(图2中的灰色部分)与其他部分间ZZ串扰的影响。这种优化在单、双量子比特门级别通常是快速且有效的,构建了硬件层面优化的基本模块。

图2 . (a)单比特门和(b)两比特门:黑色(白色)圆圈为施加(不施加)控制波形的量子比特。灰色区域代表我们进行波形优化的基本区域。红色箭头所指处即为跨区域边界ZZ串扰。

在对一些比特施加抗ZZ串扰的优化波形时,其周围的比特必须处于自由闲置状态,才能起到抑制效果。因此,在考虑整个电路时,需要思考在此约束下,对量子门进行重新编排【8】,并插入用于抑制串扰的辅助恒等门,在最大化抑制ZZ串扰的同时,尽力压缩整个电路的深度以减少计算运行中退相干的影响。


基于这种思想,我们提出对量子电路进行软硬件联合编译的框架,如图3所示。具体来说:1.我们先对电路需要用到的几个通用量子门(包括辅助恒等门)进行波形优化,以抑制其周围所有的ZZ串扰;2.给定具体电路,我们根据抑制ZZ串扰的需求,对电路进行重新编排,并适当插入一些辅助恒等量子门。3.将这些量子门按照其时空位置转换成第1步优化好的波形,然后将整个电路的波形送入量子芯片运行。接下来我们将对此框架进行展开介绍。

图3 波形控制和量子门调度联合编译优化框架

02 通过波形优化抑制跨区域串扰

我们以图2的单量子比特门为例介绍波形优化方案。两比特门的思路与之相似。假设在 

 比特上作用一个幺正变换   。与传统波形优化只关心量子门  的保真度不同,这里我们还需要考虑减少  周边的量子比特受到的ZZ串扰的影响。因此,我们更关注作用在量子比特  的量子门  的广义保真度  其中 

 为   及其周围的比特实际经历的幺正变换,   为整个波形的长度。那么整个波形优化问题可以约化为以下问题:

这里  为生成  的量子门波形, 为由  产生的幺正变换。我们考虑两种单比特量子门:1.绕  轴旋转的  ;2. 单纯用于抑制噪声的辅助恒等门  。对于这两种门,我们分别考虑4种单量子比特波形,分别是:1.高斯基准波形(Gaussian;2.全局优化(Optimal Control, OptCtrl)后的波形;3.基于  的微扰展开项的逐级优化(Perturbation based, Pert)所得到的波形;4.动力学校准门方案(Dynamic Corrected Gate,DCG)。其中OptCtrlPert都是用梯度法优化特定的目标函数。DCG是使用一组高斯波形的组合完成量子门。  和恒等门的DCG分别由5个和2个高斯波形组成。

首先考虑两个比特:Q1-Q2,波形作用在Q1之上,且只考虑ZZ串扰的影响。几种波形下的广义单比特门保真度如图4所示——在   的情况下(弱串扰),2、3、4这三种波形优化方式都将可以将广义保真度提升数个数量级,极大地减少周边所有ZZ串扰的影响。其中Pert的效果尤其明显,这是因为它是专门针对ZZ串扰做的优化,而其他方式的适用范围更广。

图4 在不同控制波形下的非广义保真度与串扰强度 的关系

对于两量子比特门,我们尝试优化一个特定的门  。考虑Q1-Q2-Q3-Q4  4个量子比特呈直线排布,   作用在Q2-Q3上。经过波形优化广义保真度如图5所示。与单比特情形类似,在  较小时,OptCtrlPert控制方案同样都能大幅度减少ZZ串扰对Q1 和Q的影响。


图5 的广义非保真度(a) 不同波形控制;(b)不同强度的 ,使用Pert 控制。

综上所示,利用基于梯度的方案和DCG的方案,我们都能较容易容易获得很好的抑制ZZ串扰的波形。

03 通过对量子门的调度配合波形优化

有了硬件层面的串扰抑制能力后,便能探索调度电路中的量子门以及适当地插入辅助恒等量子门来最大化抑制整个电路中所有的ZZ串扰,并尽量减少并行度的牺牲。我们称这种调度方案为ZZXSched

先看一个简化的情况,即给定一层可以同时运行的量子门。以图6(a)的电路为例(图6(b)为对应拓扑图)来体现调度的主要思路。如果直接采用优化波形,那么ZZ抑制效果如图6(b)所示:虚线部分为被抑制的串扰边,红色边代表未被抑制的串扰——这时存在13条未被抑制的边。

图6 . (a)单层电路示例(b)直接调度+波形优化。虚线部分为已经抑制ZZ串扰边。

图7 . 单层电路通过插入辅助恒等门抑制ZZ串扰的两种方案

进一步,可以通过插入优化过的辅助恒等门的方法来消除更多的边。图7给出了两种方案:Plan A在比特1和11上插入恒等门,减少了4条红边;更进一步:Plan B又在3,13上插入额外的恒等门,又减少了2条红边。因此问题转换为:在给定一层电路的情况下,如何插入恒等门使得红边(串扰)的数量最少。这个问题和图的最大割(maximum cut)相关,是NP-Complete问题,在一般情况下无法有效求解。但是注意超导量子比特为平面图,而平面图的最大割问题是有多项式算法的,我们基于此提出了一个优化算法Optimal-Suppression来优化插入恒等门的位置。令   分别是超导芯片对应拓扑图节点数(量子比特数)、边数以及其对偶图的顶点数,  ,那么这个算法的复杂度是   ,相比一般最大割问题指数时间的算法,这种多项式复杂度的算法效率高得多,使之可以扩展到大规模的量子电路。

此外,还可以改变一层电路中作用其中不同量子门的执行时间点,将一层电路拆解成多层。我们仍以图6(a)为说明。如果我们将这个电路拆解成两层(如图8),那么第一层可以通过在比特1、4、11、14插入辅助恒等门,从而只剩下3条未抑制红边;第二层在比特1、3、5、7、11、13、15插入辅助恒等门,则这一层的ZZ串扰完全被抑制(没有红边)。这样,分层电路总共只有3条边未被抑制,而未分层电路则有6条。

图8 . 单层电路分解成两层电路后并插入辅助恒等门进行ZZ串扰抑制

通过这个例子,我们发现分层量子门调度可以使每一层的量子门编排方式更分散,从而更适合插入辅助恒等门对更多的ZZ串扰进行抑制。因此,我们提出启发式算法重复对每一层可执行电路进行拆分,并对拆分后的电路使用Optimal-Suppression算法优化辅助恒等门的插入位置。这个算法和Optimal-Suppression一起构成ZZXSched,整体的计算仍然是仅为多项式复杂度。

04 实验和仿真评测结果

为了评测软硬件联合编译框架的效果,我们分别在实验(波形优化)和仿真(整体电路抑制效果)两个层面进行测试。

首先我们在硬件层面进行原理性验证:我们需要保证所有跨边界ZZ串扰都可以被量子比特上控制波形同时抑制。Ramesy实验通常用于标定量子比特的相位退相干时间  , 也可以用于测量比特频率的偏移。为此我们使用一组Ramsey实验来刻画ZZ串扰的强度。我们考虑排成一条线Q1-Q2-Q3的3个Transmon的超导量子比特。我们对Q进行三组Ramsey实验,考察Q1和Q3对Q2的影响,标记为A、B、C。图9、10和11分别对应的实验示意图。其中实验A为常规基准组;实验B和C中,我们分别对:1.Q2(实验B)施加DCG恒等波形;2.对Q1和Q3(实验C)施加DCG恒等波形;以此考察Q1-Q和 Q2-Q两对ZZ串扰对Q的影响。

图9 . 实验A:针对Q2的Ramsey基准实验,Q1、Q3 处于    或者    

图10 . 实验B:对Q2 施加DCG恒等波形后的Ramsey实验,Q1、Q3 处于   ,    或者   

图11 . 实验C:对Q2的Ramsey实验;Q1和Q3 同时施加DCG恒等波形

图12 . 实验A,B的结果对比: (a) Q1,Q处于   (橙线)或者    (蓝线);(b) QQ3处于   (橙线)   (蓝线)

图13 . 实验(A)(上图), Q1,Q3处于   (橙线)和    (蓝线);实验(B) (左下), Q1,Q3处于   ;实验(C)(右下)。

从图12中,我们发现两对ZZ串扰的强度分别降低了2个数量级。从图13(左下)中,我们发现作用在Q2上的恒等波形可以同时抑制与其对应的两组跨区域ZZ串扰。从图13(右下)中,我们发现同时作用在Q1和Q3上的恒等波形也可以大幅抑制两组ZZ串扰对Q的影响。可见,通过优化波形,我们可以同时大幅度抑制跨区域的ZZ串扰的影响——这正是我们编译框架的物理基础。

在此基础上,我们使用全量子仿真的方式对该编译框架在实际量子算法电路上的电路保真度进行评测,并假设ZZ串扰强度服从   的高斯分布。

首先我们考虑电路中只有ZZ串扰时的影响。我们选取6类常用的电路(规模在4-12个量子比特,运行于3×3的超导量子芯片上),以高斯控制波型和最大并行调度(Gau+ParSched)作为评测基准。考虑ZZXSched+OptCtrlPert,仿真结果如图14所示。可以看出,整体电路保真度均有大幅度提升(最多大约81倍)。更有趣的是,量子比特数目越多,测试电路保真度提升倍数也越大。在系统扩展到仅12比特的时候,原有的方法保真度降低到20%,完全无法实用。但用了我们的方法之后,普遍可以提升到80%或90%以上。因此我们相信软硬件联合编译方案对越大规模的量子计算电路的串扰抑制效果越好。


图14 . 不同波形+调度方案的量子电路保真度评测

除了ZZ串扰的影响,量子比特还会忍受退相干过程, 通常由退相干时间  和  来表征。假设  以方便模拟,对6个量子特的电路进行仿真,相关结果如图15所示——当  和  于100us时,退相干对我们的方案有效性的影响是有限的,整体仍然能获得最多10倍的整体电路保真度提升,与图14的结果基本吻合。


图15 . 量子比特电路保真度评测——退相干对不同波形+调度方案的影响

ZZXSched通常将执行时间增加控制在小于2倍以内(图16),可以以有限的并行度牺牲换来对ZZ噪声的极大抑制。这种取舍是值得的,正如我们已经在图14和图15中看到的那样,整体电路保真度仍然得到了较大提高。

图16 . 最大并行编译器(ParSched)以和抗ZZ串扰编译器(ZZXSched)生成电路执行时间的对比


05 总结


我们提出一种针对ZZ串扰特点的软硬件联合的量子电路编译框架。在单个量子门微波控制层面,我们通过对量子门的波形优化抑制ZZ串扰的传播。在软件层面,利用对量子门的合理编排、调度和变换,抑制整个计算过程中的ZZ串扰的影响。与很多针对NISQ的噪声抑制方式不同,这个软硬件联合编译框架的计算复杂性可以证明是有效的, 因此可以运用于大规模的量子电路中,且观察到电路规模越大,其提升效果更优。


后续我们会在已完成工作的基础上将软硬件联合编译框架集成于真实量子计算工作环境完成实验原理性验证,希望通过较小的代价最大程度挖掘NISQ时代量子芯片的计算潜能,推动量子算法的发展。我们也希望这种软硬件联合编译的思想能帮助我们抑制更一般噪声的影响。

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